同步电路设计中，逻辑电路的时序模型如下 T1为触发器的...
发布于 2022-03-03 17:09:09
同步电路设计中，逻辑电路的时序模型如下
T1为触发器的时钟端到数据输出端的延时，T2和T4为连线延时，T3为组合逻辑延时，T5为时钟网络延时。1）假设时钟clk的周期为Tcycle；2）假设Tsetup、Thold分别为触发器的setup time和hold time。那么为了保证数据正确采样（该路径为非multi-cycle路径），下面等式是否正确？如果不正确该如何修改？
T1 + T2 + T3 + T4 + T5 < Tcycle – Tsetup
T1 + T2 + T3 + T4 > Thold
关注者
0
被浏览
36
