一个32bit浮点的累加器，A = A + data， A初始化为0， d...

Question

一个32bit浮点的累加器，A = A + data， A初始化为0， data为串行输入数据流，包含数据使能信号，加法器延迟5个时钟周期。请问如何用verilog语言实现一个累加器。

答题说明：该题为手动判卷，答案只要写对即可，不用严格满足字符比对。