寒武纪2019秋招FPGA岗笔试（一）
时长:120分钟 总分:100分
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题型介绍
| 题型 | 单选题 | 多选题 | 简答题 |
|---|---|---|---|
| 数量 | 3 | 4 | 3 |
Please write verilog code to represen...
Please write verilog code to represent a single bit DFF of synchronized reset and asynchronized reset.
If the data path takes up to three cl...
If the data path takes up to three clock cycles, see the circuit below, please specify the multicycle constrains using SDC command. Note that hold check need to stay as it was in a single cycle setup case.
同步电路设计中，逻辑电路的时序模型如下 T1为触发器的...
T1为触发器的时钟端到数据输出端的延时，T2和T4为连线延时，T3为组合逻辑延时，T5为时钟网络延时。1）假设时钟clk的周期为Tcycle；2）假设Tsetup、Thold分别为触发器的setup time和hold time。那么为了保证数据正确采样（该路径为非multi-cycle路径），下面等式是否正确？如果不正确该如何修改？
T1 + T2 + T3 + T4 + T5 < Tcycle – Tsetup
T1 + T2 + T3 + T4 > Thold
