商汤科技2018校招FPGA优化验证工程师笔试第二场
时长:120分钟 总分:100分
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题型介绍
| 题型 | 单选题 | 简答题 |
|---|---|---|
| 数量 | 5 | 6 |
2.
电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运...
电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度(即速度优化) ，下列方法 ( )不属于面积优化。
5.
某设计中使用了DDR3-1066，数据位宽32bit，FPGA工程中实现的...
某设计中使用了DDR3-1066，数据位宽32bit，FPGA工程中实现的DDR3 controller时钟为800MHz, 应用端时钟为200MHz, 数据位宽为128bit，请问，应用端DDR3可用的理论带宽为（）
8.
在一个FPGA项目中，既有建立时间异常（setup violation），...
在一个FPGA项目中，既有建立时间异常（setup violation），也有保持时间异常（hold violation），应该如何修改设计以使其正常工作？
9.
一个32bit浮点的累加器，A = A + data， A初始化为0， d...
一个32bit浮点的累加器，A = A + data， A初始化为0， data为串行输入数据流，包含数据使能信号，加法器延迟5个时钟周期。请问如何用verilog语言实现一个累加器。
答题说明：该题为手动判卷，答案只要写对即可，不用严格满足字符比对。
11.
某FIR滤波器的频率响应为H（z）= a + bz-1+bz-2+cz-3...
某FIR滤波器的频率响应为H（z）= a + bz-1+bz-2+cz-3。现需要对某采样输入信号x(n)滤波，滤波器和输入信号同属于一个时钟域，频率300MHz。
a) 请画出滤波器的实现框图；
b) 假如乘法器输出延迟5个时钟周期，加法器延迟7个时钟周期，输入到输出的最小延迟是多少？
c) 若输入都是定点数据，如何做量化处理？
答题说明：该题为手动判卷，答案只要写对即可，不用严格满足字符比对。
